VHDL je skratka pre Virtual hardware dešifrovanie jazyka . To sa používa predovšetkým v strojárenstve navrhnúť elektronickej automatizácie a vytvoriť logické obvody . VHDL podporuje zostupne a vzostupne poľa je . Cesta údaje VHDL určuje, ako sú dáta prechádza systémom . Cesta dát nevytvára údaje , to jednoducho definuje jeho možných trás . Pri vytváraní dátové cesty vo VHDL , budete musieť určiť zloženie dátového cestu a jej architektúru . Pokyny dovolená 1
deklarovať svoje knižnice funkcií . Napríklad , ak chcete deklarovať štandardné logické aritmetické funkcie , váš kód bude vyzerať takto : br “ Knižnica IEEE ; br použiť ieee.std_logic_arith.all , “
2
definovať porty vášho dátového toku je . Napríklad :
“ subjekt DataPath je br port ( clock_dp : v std_logic ; br rst_dp : v std_logic ; br imm_data : v std_logic_vector ( 15 downto 0 ) ; “
porty sú vaše dáta cesty sa určí, ako a kde sa vaše dátové toky . Tie sú v podstate určenia, kde sú dáta na vstupe a kde je výstup .
3
Zatvorte portu vstupu dátových ciest pomocou nasledujúci kód :
“ ) ;
koniec DataPath , “
4
Určte architektonickú štruktúru vašej dátové cesty . Budete musieť zoznam komponentov , aké komponenty sú zložené z a ako dátových tokov do a z jednotlivých komponentov . Napríklad ukážkový kód vytvoriť súbor Registry bude vyzerať takto :
“ zložka
port ( hodiny : v std_logic ; br rst : v std_logic ; “
5
Zatvorte architektonický dizajn končí štruktúra pomocou “ end struct , “
.